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zoom RSS POWER6 マイクロアーキテクチャ

<<   作成日時 : 2007/11/19 22:39   >>

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 ある方に教えてもらってIBM POWER6の資料を読んでみた。
IBM POWER6 microarchitecture

POWER6は1チップに2コア、それぞれのコアで2マルチスレッド実行、4MBのL2$を持っている。チップごとに32MBのL3$コントローラ、SMPバスのインターフェース、2つのメモリコントローラを持つ。RAS機能と仮想化技術についても実装しているが詳細はわからなかった。RASはデータパスをECCで保護しているようだ。
基本はIn-Order実行だが、浮動小数点演算では限定的にOut-of-Order実行を行っている。これは浮動小数点演算のレイテンシが長いため。また、整数乗算、除算はいったん浮動小数点ユニットで実行させてから戻している。FXは整数演算実行のパイプラインというよりは1サイクル命令実行のパイプラインといった感じ。複数サイクルの命令を分けてしまうあたりはItaniumの実装に似ている。
命令はそれぞれのスレッドに最大5命令、両方のスレッドに合計7命令発行できる。
チップそのものは65nmの10層銅配線で、I/O総数はPOWER5よりも少ない。単純化されているということか。
もどかしいがこの程度しか読解できていない。単純化により高い周波数を狙ってはいるが、マルチスレッドや部分的にOut-of-Order技術を使い、効率良く命令を実行させようとしていると感じた。

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