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zoom RSS CADRマシン:ディレイラインで構成されたクロック回路

<<   作成日時 : 2013/02/28 09:36   >>

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 CADRマシンの回路図を見ているが、クロックはどこだろうか。水晶発信器らしきものは見当たらない。ドキュメントには単一のクロックで動作している、とある。で、よく見てみたらNANDゲート2個によるラッチ+ディレイラインで構成されていた。
ディレイラインというのは入力された信号を一定の時間後そのまま出力する素子で、非同期のDRAMのタイミングを制御するのに使われているのを見たことがある。

CADR Schematicsの64ページ

 簡単に抜き出した図は以下。
画像


 NANDのたすきがけ、-CLOCK RESETまたは-TPDONEがアサート'L'されるとラッチ出力が'L'になる。この出力はディレイラインを通る。ディレイラインは一定の時間遅れて信号がそのまま出てくるので、40ns後に-TPR40が'H'→'L'となり、ラッチ出力は'H'に戻る。これで40nsのパルスが出る。
このラッチ出力は-TPR40から直列に繋がれたディレイラインを通り、175ns〜260ns後に-TPDONEを'L'にする。これによりラッチは再び'L'になって一定間隔でパルスを出力する。約3.8MHz〜5.7MHzのクロックとなる。
 ディレイラインは複数のタップがあり、例えば10ns,20ns,30ns,...といった間隔で遅れた出力を取り出せるので、これで各部の動作のきっかけにしている。この回路でリードタイミングが75ns〜160nsと可変なのは、このタップをセレクタで選択しているため。これを使ってCADRマシンはマイクロ命令でリードタイミングの引き伸ばしができる。

 ASIC開発などで同期回路に慣れてるとおや?と思ってしまう所だと思ったのでこちらで紹介しましたが、CADRマシンの調査は以下でもやってます。どっちメインでやったもんかねえ。

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