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zoom RSS バス分割における設計センス

<<   作成日時 : 2009/01/19 00:51   >>

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 Verilog-HDLで記述された設計データを自社内製ツール用に変換してもらったときの話。
内製ツールはバスの記述がA[0:99]のように100本までの制限があった。これに対し元データは[0:127]と128ビット。で、どう分割されたかというとA[0:99],B[0:27]の様に分割されてきた。ふつう考えるのはA[0:63],B[0:63]の様に分割されるのを期待すると思うのだがどうだろうか。
 さらに考えると、バスなのでバイトスワップを行う場合があるかもしれない。この例ではマイクロプロセッサだったので確実にある。そこでA[0:7],B[0:7],...P[0:7]の様に8ビット単位で分割すれば便利だったかもしれない。このような変換作業には設計者が関与しなかったため、より便利な分割方法が採用されなかった。作業担当者に実設計の経験があればあるいは異なった分割をしてくれたかもしれない。

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