竹下世界塔の計算機よもやま話

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zoom RSS 論理シンボル入力とテキスト入力

<<   作成日時 : 2009/06/15 22:47   >>

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 昔の論理回路設計では、ワープロで論理記号のシンボルを外字登録したものを使い、原本となる回路図を作り、それを元に汎用機上で動作する内製の論理エントリーツールで入力していた。
このころVerilogは評価用にVerilog-XLを1本導入して物好きが使用していた程度だった。論理合成もシミュレーションで使用する疑似回路の作成に利用される程度だった。
 やがて原本の作成はVisioなどのグラフィカルなツールになり、ワークステーションで動作するVerilogシミュレータVCSを導入することになった。
 このときに問題となったのが、原本と電子データの同一性の保証である。同じ回路図ならば、印刷して蛍光ペンで塗りつぶしていくことにより手作業で確認できる。ミスもすぐわかる。
しかしテキスト形式であるVerilogのソースは読まないとわからないし、誰もがすぐに読めるようになれるわけでもない。なにより回路図は紙一枚を見ただけですぐに理解できるという利点がある。
 そこで検討されたのがグラフィカルな論理エントリーツールである。これらはCADの様にシンボルを配置し、接続するだけでVerilogのソースを出力してくれる。バージョン管理もある。
なにより手書きのソースではなくツールが出力するソースなので形式がそろっており、Perlなどのツールを適用するのに都合がよい。構文解釈をサボることができるのだ。ただし導入するには設計者全員分同時に購入しないと意味がない。結局、全員分を購入して利用することになった。
 エントリーツールは各社から発売されている。FPGA対応のものから大規模設計対応の物まで幅広く存在する。OpenSPARC T1のソースを見たときにはDebussyというツールが使われていた痕跡があった。
 開発環境がソフトウェア記述と変わらないようになりつつあるが、設計者側が追いついていない。特にSystemCはそうだろう。そのギャップを埋めるツールが必要になっている。

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