第10章 RV32/64特権アーキテクチャ (1)

 第10章  RV32/64特権アーキテクチャ (1) 10.3まで

RISC-V原典9章
RISC-V原典8章
RISC-V原典 6,7章
RISC-V原典 3,4,5章
RISC-V原典 1,2章

・一般のプロセッサにあるユーザモード(U)、スーパバイザモード(S)に加えて最も特権が強いマシンモード(M)を持つ
・一番簡単な実装はマシンモード(M)のみ持つ
・hart = hardware thread
・例外は同期例外と割り込みの二種類
・非整列化例外(Misaligned Address exceptions)はアライメントから外れたメモリアクセスをハンドリングできる
・CSR(Control and Status Registers)は割り込み関連のレジスタ群 先頭のm=machine mode,s=supervisor mode
mstatus/sstatus 割り込みステータス
 上記に含まれるmip/sip、mie/sie 処理待ちの割り込みと割り込みマスク
mcause/scause 例外要因 最上位ビットは割り込みかどうか
mtvec/stvec トラップベクトルベースアドレス
mtval/stval トラップ情報
mepc/sepc 例外発生したPCを指す
mscratch/sscratch スクラッチパッドレジスタ 作業用レジスタ
・mtvecは割り込みの種類ごとに飛ぶ番地のベースアドレス。最下位2bit=0ですべての割り込みはmtvecのアドレスに飛ぶ。


→欄外にこのベクタ割り込みの説明があるが、単一エントリポイントに設定する説明がmtval[0]となっている(原著も同じ)。これmtvec[0]の誤記では?
→EITモデルでいうと同期例外はException、割り込みはInterruptとTrap。
→SPARC V9にはREDSTATEというのがある。マシンモードに似ているがブート時と復帰不能な例外時のモードで制限された特権モード。





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