第10章  RV32/64特権アーキテクチャ (3)

 第10章  RV32/64特権アーキテクチャ (3) 残り

RISC-V原典 第10章(2)
RISC-V原典 10章(1)
RISC-V原典 9章
RISC-V原典 8章
RISC-V原典 6,7章
RISC-V原典 3,4,5章
RISC-V原典 1,2章


10.6 ページに基づく仮想記憶

・Sモードで仮想記憶を管理
・Sv32 32bitアドレス 4Kページ 2レベルPTE(Page Table Entry)
・CSRのsatpで最初のページテーブル先頭を指す。
・そこからVA[31:22] (1024エントリ)で索引、該当箇所のPTE内のアドレスPPN[31:10]で次のテーブル先頭を得る。
・次のテーブルの先頭からVA[21:12](1024エントリ)で索引、該当箇所のPTE内のアドレスPPNを得る。
・このアドレスが変換後の物理アドレスPA[33:12]
・sfence.vma命令でTLBのコヒーレンシをたもつ
・64bitのRV64ではSv39(39bitアドレス)、Sv48(48bitアドレス)がある。
・RV64の例えばSv39で余った上位のアドレスは?bit38のコピーで埋める。
・空いたアドレス部分をソフトからタグなど他の用途に使わせない。互換性維持のため。
→System/360やMC68000のことかな
→SPARC V9は44bitアドレス空間でVA holeというのがある http://www.ibiblio.org/pub/packages/ggi/doc/hw/sparc/Sparc.pdf

以下は写経

画像


→ページテーブルに関しての知識がないためこれがベストな方法かどうか判断できない。横断的な調査が必要


10.7 識別、性能測定CSR

・プロセッサが32/64/128bitアーキかどうか、サポートしている機能、自身のhart(ハードウェアスレッド)番号
・JEDEC メーカーに割り当てられた番号。Vendor ID
・性能測定 観測したい場所のセットを指定し、割り当てられたカウンタで計測。

→Intel x86のCPUIDはひどいもんだ


11章 RISC-Vの将来に向けた任意選択拡張機能

・B ビット操作 INSERT/EXTRACTなどPOWERやPA-RISCにあるような機能 など
・E 組込み用 レジスタをx0-x15に制限 ABIは考慮済
・H ハイパーバイザ
・J JIT
・L 10進浮動小数点演算
・N ユーザーレベル割り込み MMIXのTRIPみたいなものか
・P Packed SIMD
・Q 四倍精度浮動小数点演算

→これらは策定中

付録は命令一覧と他アーキからの変換例



これで読書おしまい。


女王陛下のピチカート・ファイヴ
Posted with Amakuri at 2018.11.17
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