テーマ:計算機アーキテクチャ

IEEE754-2019 メモ

 IEEE754-2019が出たのでメモ。 IEEE 754-2019 - IEEE Standard for Floating-Point Arithmetic New IEEE 754 Floating point standard(Agner Fog) Agner Fog(デンマーク工科大学)の上記blog記事を…
トラックバック:0
コメント:0

続きを読むread more

スーパバイザモードでやるメモリ管理について

 今回は思いつきです。  RISC-V原典を読んで、割り込みの分類を外部から非同期で割り込むインタラプトとその他のトラップに分類していることに気付いた。その他のトラップには従来の例外(エクセプション)も含まれている。例外が発生した命令から例外処理に移り、原因が解決できたらその命令からリトライする。この仕組みでユーザモードのメモリ管…
トラックバック:0
コメント:0

続きを読むread more

 第10章  RV32/64特権アーキテクチャ (3)

 第10章  RV32/64特権アーキテクチャ (3) 残り RISC-V原典 第10章(2) RISC-V原典 10章(1) RISC-V原典 9章 RISC-V原典 8章 RISC-V原典 6,7章 RISC-V原典 3,4,5章 RISC-V原典 1,2章 10.6 ページに基づく仮想記憶 ・S…
トラックバック:0
コメント:0

続きを読むread more

第10章 RV32/64特権アーキテクチャ (2)

 第10章  RV32/64特権アーキテクチャ (2) 10.4〜10.5まで RISC-V原典 10章(1) RISC-V原典 9章 RISC-V原典 8章 RISC-V原典 6,7章 RISC-V原典 3,4,5章 RISC-V原典 1,2章  10.4 組み込みシステム向けの(アドレス変換で…
トラックバック:1
コメント:0

続きを読むread more

第10章 RV32/64特権アーキテクチャ (1)

 第10章  RV32/64特権アーキテクチャ (1) 10.3まで RISC-V原典9章 RISC-V原典8章 RISC-V原典 6,7章 RISC-V原典 3,4,5章 RISC-V原典 1,2章 ・一般のプロセッサにあるユーザモード(U)、スーパバイザモード(S)に加えて最も特権が強いマシンモード(M)を持つ …
トラックバック:2
コメント:0

続きを読むread more

RISC-V原典9章

 第9章 RV64:64ビット・アドレス命令 RISC-V原典8章 RISC-V原典 6,7章 RISC-V原典 3,4,5章 RISC-V原典 1,2章 ・RV32Gってなんだっけか→RV32IMAFDの総称 ・RV64はアドレス空間を64bit、汎用レジスタのサイズを64bitにしたもの ・サイズにより動作…
トラックバック:3
コメント:0

続きを読むread more

RISC-V原典8章

 第8章はベクトル。いちばん面白い章だと思います。 RISC-V原典 6,7章 RISC-V原典 3,4,5章 RISC-V原典 1,2章 第8章 RV32V:ベクトル ・従来のSIMD。インクリメンタルISAでデータのサイズごとに命令が増え複雑に ・RISC-Vではベクトルアーキテクチャを採用。ベクトル長と…
トラックバック:4
コメント:0

続きを読むread more

RISC-V原典 6,7章

 ATOMIC命令と圧縮命令セット。 RISC-V原典 3,4,5章 RISC-V原典 1,2章 第6章 RV32A:原子のように不可分なアトミック命令 ・AMO命令 排他制御 ・LR/SR命令 これはMIPS/AlphaのLoadLink/StoreConditional命令と同じ ・AMOはLR/SRより…
トラックバック:5
コメント:0

続きを読むread more

RISC-V原典 3,4,5章

 前回 RISC-V原典 1,2章 の続き。  の前に2章の感想残り。 → SIMD命令でも命令の追加や使われなくなる命令は基本命令以上にあるはずなので、モジュラーISAとしてどう定義するのか。命令拡張の余地があるところに定義するとしたらインクリメンタルISAと変わらないのでは。それはある程度の命令の集まりとして例えばSIMD2…
トラックバック:6
コメント:0

続きを読むread more

RISC-V原典 1,2章

 RISC-V原典を読みます。 第1章 なせRISC-Vか? ・ISA(命令セットアーキテクチャ)のサポートは永続的であるべき。過去いくつもの命令セットがサポートを打ち切られた ・x86のAAA命令、現在ほぼ使われていないが貴重な1バイト命令を4つも占めている ・過去の互換性から継ぎ足しされていくインクリメンタルIS…
トラックバック:7
コメント:0

続きを読むread more

CRD(Cashe Residence Diagnostics)

 昔書いたような気もするけど整理のため思い出しつつ。  CPUを製造した後、正常に動作するかどうかはベアチップ(ウェハーから切り出した裸のチップ)の状態でスキャンを行って各ゲートがちゃんとH/Lになるかどうかを確認する。スキャンの方法はJTAGで知られている。任意のFFをH/Lに設定することで各組み合わせ回路の入力に値を与え、その…
トラックバック:0
コメント:0

続きを読むread more

Meltdown/Spectreの対策 SafeSpec

 Ando's Processor Information 最近の話題2018年6月16日より。SpectreやMeltdownを防ぐSafeSpecという論文が発表された。 Boffins offer to make speculative execution great again with Spectre-Meltdown …
トラックバック:0
コメント:0

続きを読むread more

nanoMIPS 調査その3 32bit長命令の特別な例と注目の命令

 nanoMIPSの命令調査、これで終わりです。(金など積まれたら考えます) 前回まで: nanoMIPS 調査その2 16bit長命令 nanoMIPS 調査その1 48bit長命令 nanoMIPS調査(Googleスプレッドシート) ・32bit長命令の特別な例  メモリ操作でよく使うソースレジスタを固定してそ…
トラックバック:0
コメント:0

続きを読むread more

nanoMIPS 調査その2 16bit長命令

 nanoMIPSの16bit長命令について抜き出して調べた。 前回:nanoMIPS 調査その1 48bit長命令 nanoMIPS調査(Googleスプレッドシート) 32bit長の命令から16bit長にするためにはbit数を削減するためにいくつかの制限がある。 ・指定できるレジスタ数 32本(5bit)→8本(3b…
トラックバック:1
コメント:0

続きを読むread more

nanoMIPS 調査その1 48bit長命令

 前回のnanoMIPS 第一印象の続き。命令セットの一覧表を作って調べてみた。必要ならコピーしてご自由にお使いください。 nanoMIPS調査(Googleスプレッドシート) nanoMIPSとは: 16/32/48bit長命令の32bitアーキ 遅延スロットはない 乗除算で使ってたHI/LOレジスタはない 16/…
トラックバック:2
コメント:0

続きを読むread more

nanoMIPS 第一印象

 MIPSから新しいISAが発表された。nanoMIPS。ISA仕様書Rev1.01が公開されたのは2018/4/27とごく最近。 MIPS、初のnanoMIPS命令セット対応CPUコア「I7200」(PCwatch) MIPS Announces I7200 32-bit CPU with new nanoMIPS ISA(A…
トラックバック:1
コメント:0

続きを読むread more

iAPX432の命令とアドレッシング・モード

 前回の続き。 CHAPTER 3 DATA MANIPULATION 3.4命令  命令はオペレータとオペランドの組み合わせでオペランドは最大3つ。命令列はハードウェアで認識されるメモリ上のInstruction Segments内にある。命令は可変長ビット(バイトじゃないよ!)で現在の実装では32bit単位で読み込…
トラックバック:0
コメント:0

続きを読むread more

iAPX432のデータ型

 iAPX432のマニュアルを読もうとしてさっぱりわからないのでとっかかりになりそうな所からメモ。  Introduction to the iAPX432 Architecture(PDF) CHAPTER 3 DATA MANIPULATION 3.1章から3.3章まで iAPX432は以下のデータ型を持…
トラックバック:0
コメント:0

続きを読むread more

竹下世界塔のCPUアーキ理解2017 (スライド)

 気がつけば2006年からCPUアーキテクチャについて色々調べては考えていたのだった。ということで現在までの私自身の理解をスライドにしてみました。こんなパワポ資料を作るのも十年ぶりだろうか。Keynoteだけど。 https://speakerdeck.com/houmei/2017-cpu-architeciture …
トラックバック:0
コメント:0

続きを読むread more

割り込みの分類

 割り込みはパイプラインのどのステージで起こるかの続き。  TRONCHIPでは割り込みをEITという言葉で整理している。EITとは ・Exception (例外) ・Interrupt (割り込み) ・Trap (トラップ) で、Exceptionはハードウェア障害など深刻度が大きい割り込み、Interruptは外部信号…
トラックバック:0
コメント:0

続きを読むread more

SPARC64系のFMAについて

 きっかけは次の記事を読んで、SPARC64でのFMA(Fused Multiply Add : 積和演算)の実装がSPARC64VIという記述に「いやSPARC64IIIからあったはず」と思ったので確認してみようと思ったこと。 FMA (Fused Multiply-Add) について色んな観点でまとめてみた(小清水さんとコンピ…
トラックバック:0
コメント:0

続きを読むread more

各種プロセッサのメモリオーダリングについて

 メモリに対しプロセッサからのロード/ストアが前後することのあるメモリオーダリングについて整理してみた。 メモリオーダリングまたはメモリコンシステンシに関する過去記事: ロード・ストアの順序が入れ替わるメモリコンシステンシ(メモリオーダリング) SPARCのメモリオーダリング  メモリオーダリングとは、プロセッサから発…
トラックバック:0
コメント:0

続きを読むread more

単項演算命令

 引数として1つのレジスタを入力とし、何らかの加工をして結果を返す命令を整理してみた。すぐ思いつくのは全bit反転のNOTだけど、これは論理演算命令の入力または出力を反転することで求めることができる。 (1)元のデータを加工するもの NOT bit反転 INC +1する。ADD A,1,Y と同等 DEC -1する。D…
トラックバック:0
コメント:0

続きを読むread more

メモ:Deep Learning処理向けプロセッサDLU

世界最速クラスのディープラーニング基盤と、業種・業務に対応したAIサービスを提供(富士通) 富士通、ディープラーニング専用AIプロセッサ「DLU」を開発(pc watch) 富士通、「誰でも使えるAI」の実現に向けて新たなAIサービス(マイナビニュース) 富士通、“30年磨いた”AI「Zinrai」API提供 ディープ…
トラックバック:0
コメント:0

続きを読むread more

ARMのHPC拡張SVE(Scalable Vector Extension)

 E1丙を周回してますが伊26出ません。  HotChips28でARMv8のHPC拡張、SVE(Scalable Vector Extension)が発表された。 チップカンファレンス「Hot Chips」で次世代京コンピュータなどが発表(PC Watch) 追記: ARMの新ベクトル命令「SVE」、ポスト京に採用へ(…
トラックバック:0
コメント:0

続きを読むread more

ロードストアアーキテクチャでもデータの加工はあるよという話

 ロードストアアーキテクチャはRISCの特徴のひとつで演算はすべてレジスタ間で行い、演算に必要な値はメモリ→レジスタへロードするだけ、演算結果をメモリに保存するときはレジスタ→メモリへストアするだけという方式のこと。  ではロードストア時にデータの加工はまったく行われないかというとそうではない。  大容量DRAMから1バイトを読…
トラックバック:0
コメント:0

続きを読むread more

MMIXの特殊レジスタ一覧表

 MMIXとはKnuthが自著のThe Art of Computer Programmingのために設計したRISCプロセッサ。20世紀の主だったRISCを参考に定義してある。 MMIX 2009 a RISC computer for the third millennium MMIX home  気付いた範囲では…
トラックバック:0
コメント:0

続きを読むread more