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<<   作成日時 : 2013/08/05 02:33   >>

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 Hack a day経由で知った。The Mill Architecture

 Out-of-the Box Computing

 まだ全部理解していないが取り急ぎご紹介。DSPは速いが汎用性に欠ける、OutOfOrderのマイクロプロセッサは速いが大げさ、そこでこのMillアーキテクチャ。


Some 80% of executed operations are in loops. A software-pipelined loop has instruction-level parallelism (ILP) bounded only by the number of functional units, available and the ability to feed them. The limiting factor is often decode; few modern cores can decode more than four instructions per cycle, and none more than 10. The Mill is a new general-purpose CPU architecture that breaks this barrier; high-end Mill family members can fetch, decode, issue and execute over 30 instructions per cycle.


 OOOのプロセッサでは命令デコードが1サイクルあたり4〜10個くらいしかできない。それを1サイクルあたり30個以上実現する。その方法は命令の固まりをバンドル化、分岐命令はバンドルの先頭にしか飛べないようにし、命令の流れは2つのプログラムカウンタ(FPC,XPC)で制御する。
 汎用レジスタについてはBeltという仕組みを使う。Beltはレジスタ単位のFIFOで、演算器はBelt上の任意の場所を参照することができる。

 ということだけどもまだよくわかりません。BeltについてはなんとなくLLVMのレジスタと似ているような気がする。LLVMのレジスタは値をいったんセットしたら書き換えができず、参照のみ、セットするごとにレジスタ番号が+1されるから。

 今のところパワポのスライド2枚とビデオ2本しかないがちょっと注目。

追記:ちょっと翻訳した。ツッコミ歓迎。

The Mill general purpose CPU architecture takes new approaches in most major areas of processor architecture. Below, in the coming months, we will add sections for the Belt, Operands and Data, the Memory Hierarchy, Protection, Software Pipelining, Branch Prediction, and other areas.

 Mill汎用CPUアーキテクチャはプロセッサ・アーキテクチャのほとんどの主な領域で新しいアプローチをとる。 以下、今後数ヶ月のうちに the Belt、オペランドとデータ、メモリ階層、保護、ソフトウェアパイプライニング、分岐予測、その他の領域のための章を追加するだろう。


Instruction Encoding

A major portion of the area and power budget of modern high-end CPU cores is devoted to fetching and decoding instructions, to feed the functional units and to figure out what to do next. The instruction encoding techniques of the Mill CPU architecture allow high-end Mill family members to fetch, decode and issue up to 30 opcodes per cycle, sustained, within a three cycle decode pipeline.

 現代のハイエンドCPUコアのエリア(面積)とパワーバジェットの大部分は、命令のフェッチとデコードを行い、機能ユニット(ALU)に供給し、次に何をすべきかに費やされている。MillCPUアーキテクチャの命令エンコーディング技術は、ハイエンドのMillファミリにおいて、1つのサイクル当たり30までのオペコードをフェッチ、デコードし、発行することを3サイクルデコードのパイプラインによって可能にする。


The Belt

The Belt is the data interchange mechanism for the Mill general purpose CPU architecture, replacing the general registers of other architectures. The Mill's belt is unique both in its programming model and its implementation at the micro-architecture level. Destination addressing is implicit, yielding more compact instruction encoding. The Belt is integrated with the function call mechanism; it eliminates caller/callee save conventions and callee pre-/postlude instructions, and it supports multi-result calls naturally. The Belt is Single-assignment, so rename registers and pipeline phases are unnecessary.

 BeltとはMill汎用CPUアーキテクチャのデータ交換メカニズムで、その他のアーキテクチャの汎用レジスタを置き換えるものである。MillのBeltはプログラミングモデルとマイクロアーキテクチャレベルの実装の両方においてユニークなものである。デスティネーションアドレスは暗黙的に指定され、命令エンコーディングはよりコンパクトになる。Beltは関数呼び出しのメカニズムを統合する;呼び出し側/呼び出される側の取り決めと呼び出される側の開始-終了命令列を削減し、複数の結果を返す呼び出しを自然にサポートする。Beltは単一の割り当てで、レジスタのリネームやパイプラインフェーズは不必要。


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Mill CPU - Arithmetic on the Mill Archtecture
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2014/01/05 01:46

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